Троичная логика и необычная схемотехника

[Sanyok]

photon писал(а):

Sanyok писал(а):

Да, сумбурно получилось

Ну, если это кого-то интересует, я могу найти - это не займет много времени - картинки с глаз-диаграммами и все станет понятно.

Ну, не знаю, все ли...

photon писал(а):

Как их строят? Накладывают на один график последовательно идущую случайную последовательность нулей и единиц. При этом, если нули и единицы различимы - между ними есть зазор, говорят "глаз открыт", если ноль и единица неразличимы, то "глаз закрыт". На высоких частотах модуляции получить "открытый глаз" сложнее. Получить "открытые глаза" в трехуровневой системе будет еще сложнее, то есть не факт, что при переходе на трехуровневую систему, скорость передачи данных возрастет.

Как определить эту "различимость"? То, что может быть различимо "на глазок" при хорошей печати, может быть неразличисым для приемной аппаратуры... Кстати, мож это и звучит странно, но скорость передачи данных в канале по-моему зависит не только от его ширины, но и еще (и даже в большей степени) - от наличия помех. Если не ошибаюсь, теоретически можно сделать сколь угодно быструю передачу данных в полосе 1 Гц при нулевом уровне помех. Насколько я понимаю, чем меньше уровень помех, тем больше можно сделать уровней в системе, сохраняя при этом "открытые глаза"

[photon]

Вот типичная картинка - тут правда не один "глаз" нарисован, а почти четыре, но явно видно, что и ноль и единица "размазаны". Конечно, глаз считается открытым до какого-то порога различимости нуля и единицы - в данном случае он открыт. Скорость передачи данных в этом примере 300 Gb/s - но это, вообще-то, далеко не предел. Если еще учесть, что по одному волокну при использовании DWDM могут передаваться десятки каналов...

[MegaVolt]

И что даёт эта диаграмма? Для трёхуровневого сигнала она будет выглядет как две такие же поставленные друг на друга. Т.е. для одного знакоместа это будет не глаз а восьмёрка

Скорость передачи в линии теоретически ограничена сверху и это ограничение однозначно вычисляется по полоосе тракта и по соотношению сигнал шум.

Например модем на 56К очень близок к теоретическому пределу. При этом он при передаче исспользует символ сообщения который содержит закодированными в себе порядка 8 бит (Как сказал Санёк). Т.е. не 1,5 бита а 8 так что это уже давно исспользуется там где нужно.

[photon]

MegaVolt писал(а):

И что даёт эта диаграмма? Для трёхуровневого сигнала она будет выглядет как две такие же поставленные друг на друга. Т.е. для одного знакоместа это будет не глаз а восьмёрка

Абсолютно правильно, только этот лазер на той же частоте модуляции не даст вам "открытые глаза" в "восьмерке", т.е. частоту следования импульсов необходимо будет снизить. И выигрыш в количестве знакомест будет компенсирован проигрышем в частоте их следования

[Alik]

Вот некоторые любопытные публикации прошлых лет, достать которые затруднительно:

Овсиевич Б.Л. Некоторые свойства симметрических функций трехзначной логики.
Проблемы передачи информации, М.:Наука,1965.

Varschavskiy V.I., Ovsievich B.L. Networks Composed of Ternary Majority Elements.
IEEE Transactions on Electronic Computers, 1965, v.EC-14,no.5.

Овсиевич Б.Л. Синтез схем из трехзначных мажоритарных элементов методом решения систем логических уравнений.
Автоматика и вычислительная техника, Рига: АН Латв.ССР, 1966, вып.12.

Merrill, R. D.: Some Properties of Ternary Threshold Logic.
IEEE Trans. on Electronic Computers, v EC-13, Oct. 1964, p. 632-635.

Mine H., Hasegawa T., Ikeda M., Shintari T.: Tri-stable circuit using FET.
Electronics and Communications in Japan, v 51, n 11, Nov, 1968, p. 147-149

Rath, Shri Sudarsan: A ternary Flip - Flop circuit.
International Journal of Electronics, v 38, n 1, Jan, 1975, p. 41-47

Squires, Stephen L.: Microprogrammed Operations for a Three-Valued Logic Simulator.
Proceedings on the Workshop on Microprogramming, 1974, p. 262-266

Vranesic Z.G., Hamacher H.C.: Threshold Logic in Fast Ternary Computers.
Proceedings of the fith international symposium on multiplevalued logic, 1975, p. 373-377

Yoeli M., Halpern I.: Ternary arithmetic unit.
Proceedings of the Institution of Electrical Engineers, v115, N10, Oct 1968, p. 1385-1388

[Gamma]

Тем кто интересуется троичной логикой и системой остаточных классов рекомендую ссылку:
http://www.computer-museum.ru/histussr/sokconf0.htm

[Alik]

Ternary logic elements based on standard CMOS

Как выясняется, идея применить в троичном вентиле нормально открытые МОП транзисторы уже достигла 21-го года.

Heung, A. Mouftah, H.T.
Depletion/enhancement CMOS for a lower power family of three-valued logic circuits
IEEE Journal of Solid-State Circuits, Apr 1985, Vol. 20, Issue 2, pp. 609-616

Abstract
A new family of ternary logic circuits that uses both depletion and enhancement types of
complementary metal-oxide semiconductor (CMOS) transistors is presented. These circuits use
two power supplies, each below the transistor's threshold voltages, and do not include resistors.
Circuit designs of basic ternary operators (inverters, NAND, NOR) are described. These basic
ternary operators can be used as building blocks in the VLSI implementation of three-valued
digital systems. An example of the design of a ternary full adder using this family of logic circuits
is also presented.

Полные версии ...ac.il/~kushnero/ternary

Вполне естественно, что синтезировать внутреннюю структуру троичных логических КМОП элементов
можно по аналогии с бинарными, о чем свидетельствует информация на http://trilog.narod.ru/index.htm
В этой работе предлагается ячейка троичного мультиплексора. Она, как и вторая схема на картинке,
является универсальным логическим элементом.



Исследование, представленное на http://trilog.narod.ru/index.htm, является прототипом дальнейших разработок.
Для этого было бы неплохо составить альбом схем из него хорошего качества. Файл пояснительной записки
Tristate logic devices research: http://depositfiles.com/files/322904

Koanantakool H.T.
Implementation of ternary identity cells using CMOS integrated circuits
IEE Electronics Letters, Vol. 14, No. 15, 20th July 1978, UK.
http://www.nectec.or.th/users/htk/publi ... index.html


Другие интересные варианты построения двоичных логических элементов
US6573758 Boerstler David, Carballo Juan, Montoye Robert
Fast symmetrical XOR/XNOR gate. IBM Co. 27 March 2003
US5889416, US6097222 Lovett Simon "Symmetrical NAND (NOR) gates"
Cypress Semiconductor Corp, 1999-2000
WO9839844 (US5861762) Sutherland Ivan "Inverse toggle XOR and XNOR circuit"
Sun Microsystems Inc. 19 Jan. 1999
US5334888 Bodas Milind "Fast exclusive-or and exclusive-nor gates"
Intel Corp. 2 Aug. 1994
US4233524 Burdick Edward "Multi-function logic circuit"
National Semiconductor 11 Nov. 1980
US3602732 Suzuki Yasoji "Exclusive AND/OR circuit device"
Tokyo Shibaura 31 Aug. 1971

SPICE-модель микросхемы CD4007 включая параметры транзисторов представлена несколькими источниками:
http://www.ee.umd.edu/newcomb/courses/s ... _model.pdf
http://www.csupomona.edu/~bolson/web_pa ... _spice.htm
http://pspicelib.narod.ru/02_download.html
Создание собственного компонента в MultiSim
http://zone.ni.com/devzone/cda/tut/p/id/3173

Есть по крайней мере еще один вариант включения каскада из нормально-открытых МДП-транзисторов.



Здесь стоит вспомнить о том, что нормально-открытыми являются также транзисторы со статической индукцией (СИТ).
При подаче отрицательного смещения на затвор СИТ работает подобно ваккуумному триоду, что привлекает любителей
высококачественного аудио. Именно поэтому большинство (если не все) из выпускаемых СИТ - мощные приборы.
Тем не менее разработчиками (Nishizawa, Wilamowski) предложены несколько новых устройств, в частности СИТ
с изолированным затвором, а также сходная с И2Л цифровая схема с улучшенными параметрами:
http://www.eng.auburn.edu/~wilambm/pap/ ... 00_SID.pdf
Транзисторы со статической индукцией могут работать и в биполярном режиме (БСИТ) при положительном смещении.
Ключи на БСИТ имеют маленькое быстродействие вследствии избытка в структуре неосновных носителей заряда.
В русско-язычной литературе существует путаница - зачастую БСИТом называют IGBT, но это две большие разницы.
Отрицательно смещенный СИТ последовательно с нормально-закрытым МДП есть в транзисторе DMOS.
(см. Сhapter 9, M. Rashid "Power Electronics Handbook", 2001) http://depositfiles.com/files/327639
Если уж речь зашла об И2Л и полевых транзисторах, можно вспомнить следующие патенты:
SU619066 (US4160918)
Nazarian A.R., Kremlev V.I., Kokin V.N., Manzha N.M.
Integrated logic circuit
SU633395 (US4175240)
Kremlev V.I., Nazarian A.R., Lubashevsky A.V, Kokin V.N.
Integrated logic circuit with a current source made as a field-effect transistor

Стандартные КМОП элементы могут отключать выход (высокоимпедансное состояние) при половине
напряжения питания на входе. Этому свойству посвящена следующая статья, в которой не упоминается
дополнительное условие - необходимо подбирать напряжение источника питания.

ELSAYED A. TALKHAN
New Capabilities of the CMOS Inverter
IEEE Journal of Solid-State Circuits, June 1988, Vol. 23, No3, pp. 872-875

Abstrаct
New capabilities of the CMOS inverter are introduced. These are based on the theory that for
Vtn = |Vtp| = 2/3 Vss, a third "high-impedance (HI)" valid logic state is created between the
ZERO and ONE states. By the generation of a "HALF" level ( = 1/2 Vсс), the inverter can be used
as a tristate inverter. Circuit techniques are given to propagate the HALF level. This enables the
general design of tertiary logic circuits and possibly tertiary arithmetic circuits. Two application.
examples are given. Illustrative experiments based on commercial IC's (4069) have been carried
out, and results are given that verify the theory. This should open the way for new digital circuits
and applications. Improvements on the "HALF" propagation are needed which, in addition to the
circuit level, may be thought of on the process and/or the device levels.



В этой статье не указан изготовитель инвертера 4069 (советского аналога нет), над которым ставился эксперимент.
Исходя из даты написания статьи следует, что эта микросхема скорей всего выпускалась по старой технологии.
Родоначальником КМОП цифровых схем является RCA с технологией COS/MOS
http://www.edn.com/index.asp?layout=art ... =CA6343247
Здесь, судя по всему, использовался инвертер фирмы Fairchild Semiconductor, поскольку только в её
документации есть гистерезис в проходной характеристике, который обнаружен в эксперименте.
http://www.fairchildsemi.com/an/AN/AN-77.pdf
Другими словами, полученные результаты требуют проверки на современных, серийно выпускаемых КМОП чипах.
http://www.alldatasheet.com
http://www.datasheet4u.com
http://www.datasheetcatalog.com
В зависимости от реальных характеристик транзисторов характеристика инверторов может оказаться сдвинутой
относительно значения 0.5 Uпит. Это смещение особенно характерно для логических элементов И-НЕ, ИЛИ-НЕ
с несколькими входами. Положение характеристики многовходовых элементов зависит и от того, объединены
их входы или использован только один вход, а остальные подключены к плюсу, либо минусу питания.
Следует также подчеркнуть, что инвертор 4069 не имеет буфера на выходе, к чему приведет его наличие - непонятно.
По этому поводу есть документ
Understanding Buffered and Unbuffered CD4xxxB Series Device Characteristics
http://focus.ti.com/lit/an/scha004/scha004.pdf
Oтчет об испытаниях большого количества КМОП микросхем 11-ти фирм на предмет наличия выходного буфера
А.Белин, Е.Букварев, А.Гречихин
"К выбору логических элементов КМОП структуры для работы в активном режиме"
Радиолюбитель № 7, 1994
http://anklab.pirit.info/Press/RL/1994/ ... 40745.djvu
из которого следует, что наиболее "пригодны" микросхемы серии К561.
Номенклатура стандартной серии КМОП достаточно обширна, однако многие элементы помимо буферов на выходе
содержат их и на входе. Допустим, использование ключа 4066 когда оба транзистора управляющих инверторов закрыты,
ограничено именно по этой причине. Это же относится к построению элементов на мультиплексорах, исключая CD4019.
Можно ожидать, что описанное в статье свойство есть у КМОП второго поколения 74Cxx фирмы Fairchild.


Изучения требует также вопрос о применимости микросхем программируемой логики.
Как известно, их номенклатура включает в себя так называемые fine-grain FPGA, такие
ПЛИС (Crosspoint Solution, Actel, Plessey, QuickLogic) можно программировать почти на
транзисторном уровне: http://www.nt.tuwien.ac.at/uploads/media/chap1.pdf

Полезно почитать также об эффекте защелкивания в полупроводниковой КМОП структуре.
Он зачастую называется тиристорным из-за четырехслойного p-n-p-n "сэндвича", аналог
которого - схема из двух биполярных транзисторов. Прочие статьи более продвинуты.

Understanding Latch-Up in Advanced CMOS Logic
Fairchild Semiconductor, Application Note. April 1999
http://www.fairchildsemi.com/an/AN/AN-600.pdf

In the loop of positive current feedback formed by the parasitic PNP and NPN transistors of the
latch-up structures, regenerative switching may result if sufficient loop gain is available.
One must remember, though, that three conditions are necessary for latch-up to occur.
1) both parasitic bipolars must be biased into the active state;
2) the product of the parasitic bipolar transistor current gains must be sufficient to allow
regeneration, i.e., greater than or equal to one;
3) the terminal network must be capable of supplying a current greater than the holding current
required by the PNPN path. In processes utilizing an epitaxial silicon, this current is usually ~ 1A.

Бибило П.Н.
Минимизация площади регулярных МОП-схем с последовательным соединением транзисторов
Микроэлектроника, 1995, № 6. cc. 408- 411

P. N. Bibilo
Logic Synthesis of Series-MOSFET Programmable Arrays
Russian Microelectronics, Vol. 31, No. 3, 2002, pp. 149–161.
Translated from Mikroelektronika, Vol. 31, No. 3, 2002, pp. 177–191.
http://www.springerlink.com/content/344 ... lltext.pdf

Hendrawan Soeleman and Kaushik Roy
Digital CMOS Logic Operation in the Sub-Threshold Region
Proceedings of the 10th Great Lakes symposium on VLSI, 2000, pp. 107 - 112

Abstract
In this paper, we focus on the ultra-low power end, one solution to achieve this requirement is to
operate the digital logic gates in sub-threshold region. In this paper, we analyze both CMOS and
pseudo-NMOS logic operating in sub-threshold region. We compare the results with CMOS in
normal strong inversion region and with other known low power logic, namely, energy recovery
logic. Results show energy switching reduction of two orders of magnitude from an 8x8 carry-save
array multiplier when it is operated in the sub-threshold region.

Toshiro Akino
High Speed and Low Energy Lateral BJT-CMOS Inverter
Proceedings of SASIMI2004, 2004
http://www.info.waka.kindai.ac.jp/~akin ... cation.htm

Abstract
A new operation mode for a partially depleted CMOS inverter on SOI is proposed, and a hybrid
lateral BJT-CMOS inverter circuit is designed and simulated. The scheme utilizes the gated lateral
npn or pnp BJT inherent of n- or p-channel MOSFETs. Forward current is applied to the base
terminal of the channel MOSFETs, with a normal pull-up or pull-down MOSFET as a current source,
where each drain terminal is connected to the corresponding base terminal of the inverter. A logic
scheme is also proposed to control the gates of the pull-up or pull-down MOSFETs in switching
states using output signals made from two CMOS inverters with different resistance ratios.

Литература

на русском:

http://zpostbox.chat.ru/az9.htm
http://www.rbtl.ru/wsap/posobie/Content.htm

Поспелов Д.А.
Арифметические основы вычислительных машин дискретного действия
М.: Высшая школа, 1970
http://depositfiles.com/files/325602

Валиев К. А., Кармазинский А.Н., Королев М. А.
Цифровые интегральные схемы на МДП-транзисторах
М.: Советское радио, 1971

Букреев И.Н., Мансуров Б.М., Горячев В.И.
Микроэлектронные схемы цифровых устройств
М.: Сов. радио, 1975

Алексеенко А.Г., Шагурин И.И.
Микросхемотехника
М.: Радио и связь, 1982.

Кармазинский А.Н.
Синтез принципиальных схем цифровых элементов на МДП-транзисторах
М.: Радио и связь, 1983

Зельдин Е.А.
Цифровые интегральные микросхемы в информационно-измерительной аппаратуре
Л.: Энергоатомиздат, 1986

Бибило П.Н., Енин С.В.
Синтез комбинационных схем методами функциональной декомпозиции
Минск: Наука и Техника, 1987
http://book.plib.ru/download/16930.html

Зубчук В.И., Сигорский В.П., Шкуро А.Н.
Справочник по цифровой схемотехнике
К.:Тэхника, 1990
http://rapidshare.de/files/36877096/Zub ... .djvu.html

Пухальский Г. И., Новосельцева Т. Я.
Проектирование дискретных устройств на интегральных микросхемах
Справочник, М.: Радио и связь, 1990
http://rapidshare.de/files/36877454/Puk ... .djvu.html

Лобанов В.И.
Азбука разработчика цифровых устройств
Горячая линия - Телеком, 2000 г.
http://rapidshare.de/files/36880169/Lobanov.djvu.html

Е. Угрюмов "Цифровая схемотехника"
BHV, Санкт-Петербург 2000
http://rapidshare.de/files/29714435/EUgryumov.rar.html

Cтепаненко И.П.
Основы микроэлектроники
М.: Лаборатория Базовых Знаний, 2001
http://www.paid4load.de/index.php?show=getfile&id=17882

Джон Ф.Уэйкерли "Проектирование цифровых устройств"
ПостМаркет, Москва 2002
http://rapidshare.de/files/14856898/wakerly.djvu.html

на английском:

http://users.encs.concordia.ca/~kasiar/ ... _2006.html
http://www-inst.eecs.berkeley.edu/~cs15 ... lendar.htm

Amar Mukherjee
Introduction to n-MOS and CMOS VLSI Systems Design
Prentice-Hall, 1986
http://rapidshare.de/files/37146738/Int ... R.pdf.html

Kenneth J. Breeding
Digital Design Fundamentals
Second Edition. Prentice Hall, 1992
http://rapidshare.de/files/36627310/DDF ... R.pdf.html

John F. Wakerly "Digital Design Principles and Practices"
Third Edition. Prentice Hall, 1999
http://rapidshare.de/files/36881292/Wak ... R.pdf.html

Stephen Brown and Zvonko Vranesic
Fundamentals of Digital Logic with VHDL Design
Second Edition. McGraw-Hill, 2005
http://rapidshare.de/files/36887268/Fun ... R.pdf.html

Программы минимизации булевых функций

http://miraj.net.ru/programs.html
http://isttu.irk.ru/mbf/index.php
http://karnaugh.shuriksoft.com

[Alik]

Самотактируемые трехуровневые элементы
Prof. John Johnson, Self Timed Circuits & Ternary Logic Elements
http://www.ece.ucsb.edu/courses/ECE152/ ... /Lec16.pdf

Карты Карно для трехзначной логики
Three-valued Karnaugh Maps.pdf вместе со статьей о
схеме обнаружения и коррекции ошибок
Ternary logic circuit for error detection and error correction.pdf
в том же самом каталоге .../ternary

[Alik]

Интересно заметить, что устройства памяти на "японских" лямбда-диодах
http://www.unusualresearch.com/AppNotes ... Diode.djvu
(немецкий прототип by KARL GOSER см. US 3968479, US 3975718, US 4040082)
были почти одновременно предложены советскими и западными инженерами:

SU 760186, SU 788174, SU 903980
Mekhantsev, E. B., Kilmetov R., S., Sukhorukov A. I.,
Storage Element
Taganrog Radioengineering University 1980-1982

WO 8301335 ( US 4376986 )
ELMASRY, Mohamed, I. PETERSON, LuVerne, Ray
DOUBLE LAMBDA DIODE MEMORY CELL
Burroughs Corporation 14 Apr. 1983

US 4532439 Hideharu Koike
MOSFET Logical Circuit With Increased Noise Margin
Tokyo Shibaura 30 Jul. 1985

US 4568842 Hideharu Koike
D-Latch Circuit using CMOS Transistors
Tokyo Shibaura 4 Feb. 1986

WO 8700367 ( US 4823025 )
Spek Johan Dirk
Electronic circuit element with field-effect transistor operation, applications
of this circuit element and substitution circuit for such an element.
15 Jan. 1987, 18 Apr. 1989

SU 1347153
Mekhantsev, E. B., Krasnopolsky A. G., Rysukhin G. V., Gavriluk V. I
D-trigger on JFETs
Taganrog Radioengineering University 23 Oct. 1987

US 4873665 Jiang Ching-Lin, Williams Clark
Dual storage cell memory including data transfer circuits
Dallas Semiconductor, 10 Oct. 1989

US 5216632 Wipfelder Werner
Memory arrangement with a read-out circuit for a static memory cell
Messerschmitt-Bolkow-Blohm GmbH. 1 June 1993

US 5299156 Jiang Ching-Lin, Williams Clark
Dual port static RAM with bidirectional shift capability
Dallas Semiconductor, 29 March 1994

US 5519348 Satoru Tanoi
Sense Circuit, Memory Circuit, Negative-Resistance Circuit, Schmitt Trigger, Load Circuit, Level Shifter and Amplifier
Oki Electric Industry Co. 21 May 1996

US 5537076 Fujii Masahiro
Negative resistance circuit and inverter circuit including the same
NEC Corp. 6 Jul. 1996

US 5532958, US 6118690 Jiang Ching-Lin, Williams Clark
Dual storage cell memory. Dallas Semiconductor, 1996-2000

US 6198306 Sessions D. C.
CMOS waveshaping buffer
VLSI Technology. 6 March 2001



Нужно сказать, что последняя схема построена на основе бинарного лямбда-инвертера (повторителя).
Он хорошо описан здесь: http://www.crasnopolski.com/lambdaDiode.show
Примечательно то, что такой инвертер был впервые использован больше 30-ти лет назад

US 3855549 Heuner Robert, Fillmore Richard
Circuit, such as CMOS crystal oscillator with reduced power consumption
RCA Corp. 17 Dec. 1974
Годом позже на основе лямбда-транзисторов был предложен усилитель

US 3886464 ( SU 558657 )
Dingwall Andrew, Francis Gordon
Self-biased complementary transistor amplifier
RCA Corp. 27 May 1975 ( 15 May 1977 )

US 3914702 ( SU 588938 )
Gehweiler William Frederick
Complementary Field-Effect Transistor Amplifier
RCA Corp. 21 Oct. 1975 ( 15 Jan. 1978 )

Ещё год спустя лямбда-транзисторы использованы для построения
управляемого генератора из каскадов замкнутых в кольцо

US 3931588
Gehweiler William Frederick
Voltage controlled oscillator utilizing field effect transistors
RCA Corp. 6 Jan. 1976

US 4945262 Piasecki Douglas
Voltage limiter apparatus with inherent level shifting employing MOSFETs
Harris Corp. 31 Jul. 1990

US 5113150 Waizman Alex
Unity gain inverting amplifier providing linear transfer characteristics
Intel Corp. 12 May 1995

[Alik]

Вопрос: встречал ли кто-либо хорошую книгу с изложением основных принципов синтеза последовательностных схем на мультиплексорах (триггеры, регистры, счетчики и т.д.)? В интернете есть интересная статья Воробьева
http://www.chipnews.ru/html.cgi/arhiv/9 ... at_36.html
однако теории в ней мало, тем более для многозначной логики.

[Alik]

Если строить двоично-кодированные троичные асинхронные схемы
в FPGA будет интересно посмотреть следующие патенты.
Начнем с двух вариантов троичного асинхронного триггера:

SU1188887 Tsirlin Boris, Ternary trigger, its variants. 30 Jan. 1985
Среди прочих он является одним из прототипов

SU1422405 Galkin A.S, Gribok V.P, Limanovskaya L.B, Tverdokhlebova V.O,
Ternary counting trigger. 7 Sep. 1988
Подобные структуры из трех элементов (см. также статью Стахова)
http://comjnl.oxfordjournals.org/cgi/re ... /2/221.pdf
входят в состав памяти и асинхронных регистров сдвига:

JP57055593, JP57055594 Kasuya Yoshihiro, Tristate associative storage circuit

SU1259337 Tsirlin Boris, Asynchronous shift register. 23, Sep. 1986
первым прототипом которого является

SU728161 Varshavsky V.I, Marakhovsky V.B, Peschansky V.A, Rozenblum
L.Ya, Starodubtsev N.A, Tsirlin B.S, Asynchronous shift register. 18, Apr. 1980
картинка из второго SU374663 есть ниже. На эти же патенты ссылается

SU1184012 Tsirlin Boris, Asynchronous shift register. 7 Oct. 1985;
Регистр содержащий элементы И-ИЛИ-НЕ (мультиплексоры):

SU1015441 Varshavsky V.I, Kishinevsky M.A, Marakhovsky V.B, Peschansky V.A,
Rozenblum L.Ya, Taubin A.R, Tsirlin B.S, Asynchronous shift register. 30, Apr. 1983
Ссылка в нем указана не правильно, очевидно имеется ввиду SU661606.
Триггеры на таких же элементах используются в следующих патентах:

SU905860, SU928417, SU799010 Tsirlin Boris, Memory cell for buffer register.
Помимо этого на элементах И-ИЛИ-НЕ построен регистр:

SU780045 Varshavsky V.I, Marakhovsky V.B, Peschansky V.A, Rozenblum L.Ya,
Starodubtsev N.A, Tsirlin B.S, Reversible buffer shift register. 18, Nov. 1980

Есть еще один старый американский патент:
US3757231 Faustini Carlo, Asynchronous circuit and system. 4 Sep. 1973
похожий на NULL convention logic, как написано в описании:
The circuit is adapted to avoid race and false signal conditions previously encountered.
A circuit of similar configuration is also used as the storage element in each stage of
the register to provide two storage states and a neutral state. Further adaptions can
provide additional storage states and these may be used in ternary or higher order logic...

[Alik]

Возвращаясь к устройствам памяти на приборах с отрицательным дифференциальным сопротивлением.
Есть почти неизвестные и элегантные схемы комбинирующие приборы с характеристикой N и S типа.




В качестве прибора с характеристикой S типа можно использовать динистор или его аналог на двух биполярных транзисторах,
составной инжекционно-полевой транзистор или встроенный канал МДП транзистора в режиме лавинного пробоя.
Эти приборы упомянуты по увеличению быстродействия схемы, а также технологичности изготовления в одном процессе.
Полупроводниковая структура также использующая пробой перехода МДП транзистора для защиты входных цепей инвертера
US4609931
Koike Hideharu
Input protection MOS semiconductor device with zener breakdown mechanism
Tokyo Shibaura Electric Co, 9 Feb. 1986
В качестве курьёза можно привести схему генератора, использующего лавинный пробой между любыми двумя эмиттерами
входного транзистора ТТЛ микросхемы. Как видно из рисунка, такое включение транзистора имеет S-образную характеристику.
Интегральная инжекционная логика (И2Л), как известно, состоит из многоколлекторных транзисторов, возможно подобный
эффект проявляется между их коллекторами. Методика определения напряжения лавинного пробоя экспериментально проверена
С.В. Шутов, А.Н. Фролов, А.А. Фролов
Напряжения лавинного пробоя n-p-n транзисторов И2Л элементов
Журнал технической физики, 2004, том 74, вып. 2, стр. 128-129
http://www.ioffe.ru/journals/jtf/2004/02/p128-129.pdf



Интегральная схема памяти на инжекционно-полевых МОП транзисторах
US5060194
SAKUI KOJI, FUSE TSUNEAKI, HASEGAWA TAKEHIRO, WATANABE SHIGEYOSHI, MASUOKA FUJIO
Semiconductor memory device having a BICMOS memory cell. 22 Oct. 1991

Подложка МДП транзистора используется также в полупроводниковой структуре
US6310799 Duane Russell, Mathewson Alan, Concannon Ann,
Negative resistance device. 30 Oct. 2001

Следует заметить, что при определенном включении биполярного и полевого транзистора также можно получить характеристику N-типа.

[Alik]

ВОРОБЬЕВА Т.А., НОВОСЕЛОВ А.Ю., НОВИКОВ С.Г., ГУРИН Н.Т.
БИПОЛЯРНЫЙ N-ПРИБОР НА ОСНОВЕ ТРАНЗИСТОРОВ С РАЗЛИЧНЫМ ТИПОМ ПРОВОДИМОСТИ
http://www2.fep.tsure.ru/books/conferen ... 2/a014.pdf
НОВОСЕЛОВ А.Ю., ГУРИН Н.Т.
ФИЗИКО-ТОПОЛОГИЧЕСКОЕ МОДЕЛИРОВАНИЕ БИПОЛЯРНО-ПОЛЕВЫХ ПРИБОРОВ
С ОТРИЦАТЕЛЬНЫМ ДИФФЕРЕНЦИАЛЬНЫМ СОПРОТИВЛЕНИЕМ N-ТИПА
http://www2.fep.tsure.ru/books/conferen ... 2/a015.pdf

[Alik]

Продвинутый форум - Троичная логика
http://forums.airbase.ru/viewtopic.php?id=22443&p=1

Немножко водички про информационную модель с троичной логикой
http://www.ci.ru/inform13_05/p_15.htm

[esperanto]

Alik писал(а):

2) Решение brute force имеет предел, т.е. двоичные машины действительно монополисты, вопрос сколько еще?
3

Чевой?


Ничего не понял. Хотя в отдельности все термины понятны, смысл фразу ускользнул от меня.
НЕ могли бы Вы, пояснить?