CMOS логика

[pppppppo_98]

Читаю вот такой фолиант Weste N., Harris D. CMOS VLSI Design_ A Circuits and Systems Perspective
https://libgen.vg/ads.php?md5=51bd9c7e9 ... 9b874dbfac


1.4.3 CMOS Logic Gates
The inverter and NAND gates are examples of static CMOS logic gates, also called complementary CMOS gates. In general, a static CMOS gate has an nMOS pull-down network to connect the output to 0 (GND) and pMOS pull-up network to connect the output to 1 (VDD), as shown in Figure 1.14. The networks are arranged such that one is ON and the other OFF for any input pattern.
Это понтяно и приводится схема



In general, when we join a pull-up network to a pull-down network to form a logic gate as shown in Figure 1.14, they both will attempt to exert a logic
level at the output. The possible levels at the output are shown in Table 1.3. From this table it can be seen that the output of a CMOS logic gate can be in four states. The 1 and 0 levels have been encountered with the inverter and pull-up and pull-down networks NAND gates, where either the pull-up or pull-down is OFF and the other structure is ON. When both pull-up and pull-down are OFF, the high-impedance or floating Z output state results. This is of importance in multiplexers, memory elements, and tristate bus drivers. The crowbarred (or contention) X level exists when both pull-up and pull-down are simultaneously turned ON. Contention between the two networks results in an indeterminate output level and dissipates static power. It is usually an unwanted condition.

тоже как бы понятно и тоже приводится таблица истинности, в ссответствии с написанным гейта NAND


Читаем далее

1.4.4 The NOR Gate
A 2-input NOR gate is shown in Figure 1.16. The nMOS transistors are in parallel to pull the output low when either input is high. The pMOS transistors are in series to pull the output high when both inputs are low, as indicated in Table 1.4. The output is never crow-barred or left floating.



И вот собственно вопрос а почему в схеме NOR не влзникаеи кокуркеции между pull-up и pull-down частью ака верхняя и нижняя часть схемы(и соотвественно состояния Z и X не возникают), а в NAND возникают?

Для полноты ощущений схема NAND

[Dmitriy40]

pppppppo_98 в сообщении #1710857 писал(а):

а в NAND возникают?

Это где написано?
Потому что по схеме - тоже не возникают, схемы NOR и NAND симметричны же.
А таблица выше была для произвольной схемы, где и нижняя и верхняя части управляются независимо, в обычных (без дополнительных сигналов управления) NOT, NOR, NAND за счёт взаимозависимости оба "нехороших" состояния исключены.

-- 28.11.2025, 04:29 --

pppppppo_98 в сообщении #1710857 писал(а):

тоже как бы понятно и тоже приводится таблица истинности, в ссответствии с написанным гейта NAND

Нет, таблица не для NAND, у того два и более равноправных входов, а тут отдельные сигналы управления верхней и нижней схемой, это произвольный логический элемент, не NAND.

[EUgeneUS]

Dmitriy40 в сообщении #1710859 писал(а):

Это где написано?

Вероятно, недопонимание вызвала вот эта фраза:

pppppppo_98 в сообщении #1710857 писал(а):

The 1 and 0 levels have been encountered with the inverter and pull-up and pull-down networks NAND gates, where either the pull-up or pull-down is OFF and the other structure is ON. When both pull-up and pull-down are OFF, the high-impedance or floating Z output state results. This is of importance in multiplexers, memory elements, and tristate bus drivers.

pppppppo_98
Здесь противопоставляется не NAND и (не упоминаемый в ней) NOR.
Здесь противопоставляется "networks NAND gates" и схемы с третьим состоянием (состояние с высоким импедансом - Z). Причем под "networks NAND gates" понимаются любые схемы, реализующие булевы функции.

[rascas]

pppppppo_98, По моему у Weste N., Harris D. кривовато написано.

pppppppo_98 в сообщении #1710857 писал(а):

The 1 and 0 levels have been encountered with the inverter and pull-up and pull-down networks NAND gates, where either the pull-up or pull-down is OFF and the other structure is ON.

Надо понимать как: В логических элементах типа: НЕ, И, ИЛИ, И-НЕ, ИЛИ-НЕ обычно нет состояния Z. Только уровни 0 и 1.

pppppppo_98 в сообщении #1710857 писал(а):

When both pull-up and pull-down are OFF, the high-impedance or floating Z output state results. This is of importance in multiplexers, memory elements, and tristate bus drivers.

Надо понимать как: Состояние Z важно для элементов памяти и для других устройств подключённых к какой-нибудь общей шине данных.

pppppppo_98 в сообщении #1710857 писал(а):

The crowbarred (or contention) X level exists when both pull-up and pull-down are simultaneously turned ON.

Так обычно не делают - это "короткое замыкание" по питанию. ( И не путать с состоянием X которое возникает если соединить вход элемента НЕ с его выходом )

[realeugene]

pppppppo_98 в сообщении #1710857 писал(а):

в ссответствии с написанным гейта NAND

На картинке подпись другая.

Это начальное описание работы гейта на логическом уровне в статике для понимания логических цепей, как описано в названии книги. В реальности есть много нюансов затачивания мечей, которые самураи могут тут пообсуждать.

[Ende]

Тема перемещена из форума «Помогите решить / разобраться (Ф)» в форум «Hardware»
Причина переноса: видимо, наиболее близкий к микросхемотехнике раздел.

[pppppppo_98]

Dmitriy40 в сообщении #1710859 писал(а):

А таблица выше была для произвольной схемы, где и нижняя и верхняя части управляются независимо,

Ну там из примеров построения схем следует, что верхняя и нижняя часть не независимы
-логика то комплементарная, речь об этом идёт в части 1.4.5.

For the pMOS pull-up network, we must compute the complementary expression using switches that turn on with inverted polarity. By DeMorgan’s Law, this is equivalent to interchanging AND and OR operations. Hence, transistors that appear in series in the pull-down network must appear in parallel in the pull-up network. Transistors that appear in parallel in the pulldown network must appear in series in the pull-up network. This principle is called conduction complements and has already been used in the design of the NAND and NOR gates. In the pull-up network, the parallel combination of A and B is placed in series with the parallel combination of C and D. This progression is evident in Figure 1.18(c) and Figure 1.18(d). Putting the networks together yields the full schematic (Figure 1.18(e)). The symbol is shown in Figure 1.18(f).

EUgeneUS в сообщении #1710862 писал(а):

Здесь противопоставляется не NAND и (не упоминаемый в ней) NOR.
Здесь противопоставляется "networks NAND gates" и схемы с третьим состоянием (состояние с высоким импедансом - Z).

Ну так-то да ... Но тогда непонятно, зачем упомянули состояние X (crossbared, замыкания)...оно может возникать только при переходных процессах. Я вообще то и подумывал ,что речь идёт о переходных состониях

[realeugene]

pppppppo_98 в сообщении #1710875 писал(а):

Ну там из примеров построения схем следует, что верхняя и нижняя часть не независимы

Это уже позже как частный случай и не относится к общему случаю, для которого напечатана таблица.

Впрочем, зоопарк конструктивных блоков гораздо шире, чем упомянуто в этом вводном тексте, так что этот случай "общий" только с большого расстояния.

[Dmitriy40]

pppppppo_98 в сообщении #1710875 писал(а):

Ну так-то да ... Но тогда непонятно, зачем упомянули состояние X (crossbared, замыкания)...оно может возникать только при переходных процессах.

Если управлять обоими ключами независимо, то возможны все 4 перечисленных состояния. Что и показано в таблице. В используемых схемах часть этих состояний исключают (по крайней мере оба открытых ключа) схемотехнически.
Кстати, уж не знаю используется или нет, но состояние X можно исключить выбрав пороги открывания транзисторов так чтобы они не пересекались, тогда переходный процесс будет через состояние Z, а не X.
И да, обозначение X неудачное, так обычно обозначают безразличное состояние (обычно для входов), которое может быть как 1, так и 0.

[realeugene]

Переходные процессы лучше на таком уровне рассмотрения не упоминать.

'X' - это стандартное обозначение значения расширенного логического типа при моделировании логических схем, обозначающее неопределённое значение из-за одновременного открытия верхнего и нижнего сильных драйверов. Вот описание стандартного логического типа из VHDL:

  type std_ulogic is ('u',  -- uninitialized
                      'x',  -- forcing  unknown
                      '0',  -- forcing  0
                      '1',  -- forcing  1
                      'z',  -- high impedance   
                      'w',  -- weak unknown
                      'l',  -- weak 0   
                      'h',  -- weak 1   
                      '-'   -- don't care
  );

Так что реальность бывает несколько сложнее чем рассказано в этом упрощённом описании начального уровня.

[pppppppo_98]

realeugene в сообщении #1710886 писал(а):

Так что реальность бывает несколько сложнее чем рассказано в этом упрощённом описании начального уровня.

ну слабые уровни - на одну часть дальше там рассматриватся, а чем u от x отличается.. темм шо может пояаляться только на входе?

[realeugene]

pppppppo_98 в сообщении #1710983 писал(а):

а чем u от x отличается.. темм шо может пояаляться только на входе?

x - это, строго говоря, вообще нелогический уровень. Какое-то промежуточное напряжение на линии, прёт при этом через транзисторы большой сквозной ток, если будет переть долго - схема погорит. А u - это состояние, в котором оказываются все внутренние сигналы, в том числе, все триггеры без асинхронного сброса сразу после включения питания. То ли 0, то ли 1 - никто не знает. Но при этом ничего опасного для схемы. Рано или поздно сброс должен распространиться через всю цепочку триггеров и привести схему в предсказуемое состояние.

Нельзя забывать, что все цифровые схемы на самом деле аналоговые, просто инженеры очень постарались, чтобы простая дискретная цифровая модель в большинстве случаев работала.

[naskamejke]

VHDL это язык описания описания логических схем, но еще используется и для симуляции. Транзисторы - это реализация.
Может быть такая, например, ситуация. Обычный триггер просыпается при подаче напряжения в каком-то состоянии - 0 или 1. Состояние вполне определенно, но нам неизвестно. А сигнал сброса приходит позже. Так вот, симулятор приписывает триггеру до прихода сброса какое-то неопределенное значение.
Или более интересная ситуация. На часть схемы приходит напряжение, а на часть нет. Та часть которая не под напряжением тоже описывается симулятором, но всем сигналам там приписывается неопределенное значение.

[realeugene]

naskamejke в сообщении #1711003 писал(а):

Состояние вполне определенно, но нам неизвестно. А сигнал сброса приходит позже.

Сигнал глобального сброса часто слишком дорогая роскошь чтобы разводить по всему чипу. Данные в конвейерах сбрасывать обычно бессмысленно, если это не что-то криптостойкое, конечно. В FPGA триггеры часто сбрасываются в записанное в конфигурацию начальное состояние, но не всегда. Многие тупые HDL синтезаторы от крупных электронных производителей тупо игнорируют написанное в коде начальное состояние сигнала, и всё сбрасывают в нуль. Приятно, что не все.